專用集成電路實驗報告

　1305 ０Ｚ 01

　1305 ０ 242 ３7 7

　劉德文

　實驗一

　開發平臺軟件安裝與認知實驗

　實驗內容 1 1 、

　本實驗以三線八線譯碼器 (L Ｓ 741 ３８) ) 為例, ,在 在 Xilinx I Ｓ E 9 、2 2 軟件平臺上完成設計電路得 L VHDL 文本輸入、語法檢查、編譯、仿真、管腳分配與編程下載等操作。下載芯片選擇 Xil ｉn n ｘ 公司得 Coo ｌＲ unn ｅ r ＩI I 系列 XC2 Ｃ 25 ６- - ７P P Ｑ8 208 作為目標仿真芯片、

?。病?/p>

　用１中所設計得得三線八線譯碼器 (LS ７4 4 １ 38) 生成一個 LS7 ４8 138 元件, ,在 在 X X ｉ linx IＳ E ９。2 2 軟件原理圖設計平臺上完成 8 LS74138 元件得調用, , 用原理圖得方法設計三線八線譯碼器 (LS74138), 實現編譯, , 仿真, , 管腳分配與編程下載等操作。

　源程序:

　librａｒｙ IEEＥ; use IEEＥ。ＳTD_LOGIC_1164.AＬL; use IＥEE。STD_LOGＩC_ＡＲITH。ALＬ; usｅ ＩEＥE。ＳTＤ_LＯGＩC_UNSIＧNED、AＬL; －—

　Unment the follｏwｉｎg lines to use the dｅcｌarａtions tｈａt ａｒe --

　ｐrｏviｄｅd fｏr inｓtａｎtiatinｇ Xilｉnx primｉtｉvｅ ponｅnts、 －－ｌｉbrａry UNIＳIM; －－usｅ UNISIM.Vponents。all; entｉｔy lｓ74138 is

　 Pｏrt ( g1 : in ｓtd＿logiｃ;

　g2 : ｉn std_loｇｉｃ;

?。閚p : in sｔd_loｇｉｃ＿vｅｃtｏr(2 ｄｏwｎto 0);

　y : out stｄ_lｏgｉc_vector(７ doｗntｏ 0));

　end ｌs74138; arcｈｉｔeｃture Beｈaviｏraｌ of ls7413８ ｉs bｅgin process(ｇ1,g2,inp) bｅgｉn

　if((g1 anｄ ｇ2)=＇1’) tｈen

　 ｓi pni esac?

　ｗhen ”00０"=＞y＜＝＂00０000０１";

　;”０10000０0＂＝〈y〉=”1００＂ nｅｈｗ?

　 wｈen ”010"＝＞y<＝”0０00０1０0”;

　 ;＂00010００0”＝<y>=”１１0” nehｗ?

　;”０0001０0０”＝〈y>="０0１" ｎehｗ?

　;”00000１00”＝〈y>=”１01＂ nehw?

　when "１10”＝>y＜=＂０１000000";

　 ;"０00000０1＂=<y>="111" nehw?

　;""＝＜ｙ>=srehto nehw? ?

　 eｎd cａｓe;

　 ｅlsｅ

　;""=<y??

　end if; ｅnd ｐroｃeｓs; enｄ Bｅhaviｏrａｌ; 波形文件: :

　 生成元器件及連接電路

　 思考: :

　有程序可以瞧出, 定義了三個輸入端, 一個輸出端、g1,g2 為使能輸入端, 當全為一時, 開始執行寬度為三得輸入ｉn ｐ, 并聽過程序實現三八譯碼器得功能、通過實驗, 分別用了原理圖與ｖhdl 語言兩種方式進行調試。兩種方法各有優缺點。對于原理圖而言, 可以清晰直觀得瞧出電路各部分得構造, 但卻只能在原有得基礎上進行鏈接而無法隨意修改元器件功能; ｖhdｌ語言則可以按照實際得需求進行編寫程序, 從而可以實現開發者想要實現得功能。

　實驗二

　組合邏輯電路得 L VHDL 語言實現

　實驗內容: 1.用 用 V V ＨL DL 語言實現優先編碼器得設計并實現功能仿真

　2. 用ＶH H ＤL L 語言實現四選一選擇器得設計并實現功能仿真。

　1 、優先編碼器源程序 LIBRARY IEEE; ＵＳE IEＥE。SＴD_LＯGＩC_1164。ＡLL; EＮＴITY ｐrioriｔｙeｎcodｅｒ ＩS

　 PＯＲT (iｎput:IＮ STＤ_LOGIC_ＶECＴOR (7 DOＷNＴO 0);

?。?OＵT STＤ_LOGIC_VEＣTOR (2 DOWNTO 0)); ENＤ pｒｉoriｔyeｎcoｄer; ＡＲCHIＴECTURＥ ｒtl OＦ pｒｉorityencｏder IS BEGIN

　PROCESＳ (iｎｐuｔ)

　 BEＧＩN

　IＦ(iｎpuｔ(0)=’０") ＴHEＮ

　y<=＂111";

　EＬSIＦ(ｉnｐut(1)=’0") THEN

　ｙ<="１10";

　ELＳIF(ｉnput(２)=’0") ＴHEN

　y＜=”101”;

　EＬSIF(inｐut(3)=’０") THEN

　y<="1００”;

　ELＳIF(ｉnput(４)=＇０") THＥN

?。?"011＂;

　ＥLSIF(ｉnput(5)=’0’) THEN

　y<=”010＂;

　ELSIF(ｉnｐｕt(６)=＇０’) ＴＨEN

　y〈=”00１”;

　ELSE

　y〈＝"00０";

　 EＮＤ ＩF;

　END ＰＲOCESS;

　EＮD rtl; 波形圖

　 原理圖:

　2. 四選一選擇器源程序: ＬIＢRAＲY IEＥE; USE IＥEＥ.SＴＤ_LOGIＣ_1１64、AＬL; ENTＩTY mux4 IS

?。蠴RT (iｎpｕt:ＩN ＳTD_LＯＧIC_VECTOR (3 DOWNTO ０);

　 a,b:ＩN STＤ_LＯＧIC;

　 ｙ:ＯUT STD_LOＧIC); ＥＮD mux4; ARCHITECTURＥ rｔ1 OF muｘ4 IS SIGNＡＬ se1:ＳＴD_LOGIC_VECTOＲ (1 ＤＯWNTO 0); ＢEＧＩN

　sｅ１〈=b＆ａ;

　 ＰRＯCＥSＳ (input,se1)

?。翬ＧIN

　IF(se1="0０”)THＥN

　 y<=ｉnpｕt(0);

　ELSIF(sｅ１=”0１”)TＨEN

　 y〈=input(1);

　EＬSIF(se1=＂10")ＴＨEN

　 ｙ〈=iｎｐut(2);

?。臠SE

　 ｙ〈＝ｉnｐut(3);

?。臢D ＩF;

　 ＥＮD PROCEＳS; ENＤ rt1; 波形圖

　原理圖

　思考:

　1. 優先編碼器: 通過程序定義了一個八位得輸入端與一個三位得輸入端。首先就是通過八位得

　 輸入端得最低 位開始判斷,是 如果就是 0, 則輸出為:111;是 如果就是 1, 則判斷第

　二位, 以此類推, 直到最后一位, 如果都不滿足, 則輸出:00 ０。

　2 、四選一選擇器: 一共有三個輸入, 其中一個就是寬度為四得可供選擇得輸入端, 將一個四位給 寬度得二進制碼賦值給 input 端, 通過 a 與 與 b 得輸入選擇ｉn ｐｕt 得輸出。如ａb 為 為 00 時,則輸出為:inpu ｔ(0), 以此類推、 實驗三

　時序邏輯電路得 L VHDL 語言實驗

　實驗內容:( ３選 1) （一）

　、 設計一個 0 60 進制得計數器

?。ǘ?/p>

　設計一帶使能得同步復位清零得遞增 8 8 位二進制計數器

?。ㄈ?/p>

　設計 一帶使能得異步清零復位得遞增 8 8 位二進制計數器

　六十進制( 異步清零) 源程序:

　 libｒarｙ ieｅe; ｕse ｉeee。stｄ_lｏgｉc_1164。alｌ; use ｉeee、stｄ＿ｌoｇic_unｓｉgnｅd.all; eｎｔity ｙcounteｒ is

　port(clｋ,clear,eｎable:in ｓtd_logic;

　 -－ld:ｉｎ std_ｌoｇic;

　 —-d:in stｄ_lｏｇic_vecｔｏr(7 downto 0);

　 ｑｋ:out stｄ＿lｏgic_vector(7 dｏwnｔo 0)); ｅnｄ yｃounter; arcｈｉｔｅctｕre a_ycounter of yｃounｔer iｓ

?。鈋giｎ

?。蠷OCESS (clk)

　VARIABLＥ cnt :stｄ_loｇｉc＿vector(7 downto 0);

　BＥGＩＮ

　 IF (cｌｋ"EVＥNT AND clk = "1＇) THEN

　 IF(clear ＝ "０") THEＮ

　ｃnt := ”0０0０0０0０";

　 －－ELSE

　 —－ＩF(ld = ’0’) THEＮ

　 －－ cnt := d;

　 ELSＥ

　IF(enabｌe = ’1’) ＴHEN

　 cｎt :＝ ｃｎt + "00000001＂;

　 ｉf(cｎt＝”0011１100")thｅn

　cnｔ := "00000０00";

　end if;

　END IＦ;

　 －—END IF;

　 END ＩF;

　 END IF;

　qk 〈= cnt;

　END ＰRＯＣEＳS; eｎd a_ycｏunｔｅr; 波形圖:

　 六十進制( 同步置數) 源程序: lｉｂrary ｉeｅe; uｓe iｅeｅ。std_logiｃ_1164.all; usｅ ieee.ｓｔd_logic_uｎsigned、aｌl; entiｔy ｙcoｕntｅｒ is

　pｏrｔ(cｌk,clｅar,enaｂｌｅ:ｉn std_logic;

　 lｄ:iｎ std_logiｃ;

　 d:ｉn ｓtd_logiｃ_vecｔor(7 dｏwｎto 0);

　 ｑk:out stｄ_loｇｉc_veｃtor(7 downto 0)); enｄ ycｏunter; archｉtecture a＿ycouｎｔｅr of ycｏｕnter ｉs begｉn

　PROCESＳ (clk)

　VARＩＡBLE cnt :std_logic_ｖecｔor(７ dｏwnto ０);

　BＥGIN

　 IF (ｃlk’EＶENT AＮD cｌk = "１’) ＴHEN

　 IF(cｌear = ＇0’) TＨEN

　cnt := ”0000０００0＂;

　 ELSE

　 IF(ｌd = ’０＇) THEＮ

　 cｎt := ｄ;

　 ELSE

　IＦ(ｅnaｂle = "1’) THEN

　 cnt := cnt ＋ ”０000０001”;

　 if(cnt=”001１101１”)ｔhen

　Ld :=1;

　 ｅnd if;

?。牛蜠 ＩF;

　 END ＩＦ;

　 ENＤ ＩＦ;

　 ＥND IF;

?。駅 <= cｎt;

　ENＤ PＲOCESS; ｅnd a_ycouｎter; 波形圖:

　思考: 六十進制計數器得實現,1) 異步清零程序得實現: 通過判斷最后一個狀態, 因為該計數器位六十進制, 所以最后一個狀態為 5 ９, 用二進制碼表示為:"0 ０111011” ”, 即當計數器得狀態為六十,即＂0 ０11 １100 ＂狀態時, 計數器清零, 輸出００000 ０00 。２) 同步置數程序得實現: 當計數器達到狀 態, 當計數器達到狀態”０0111011" 時,ld 被賦值為０, 執行置數功能, 將ｄ得值賦值給

　y, 計數器從零開始計數、

　實驗四

　V V ＨＤL L 層次化設計方法實驗

　實驗內容:

　設計一個 8 8 位移位寄存器。各個 D D 觸發器模塊采用 V V ＨL DL 語言編寫, , 分別用原理圖、ＶHD Ｌ語言元件例化語句與生成語句得方法實現 8 8 位移位寄存器得設計。

　D 觸發器源程序: liｂｒary IEEE; ｕse ＩEEE、ＳＴD_LＯGIC_116４。AＬL; use ＩEEＥ。SＴD_LOＧIC_ARITH、ＡＬＬ; ｕse IEEE、SＴD_LOＧＩC_UNSＩGNED、ＡLL; —-

　Unｍenｔ the following liｎes tｏ ｕｓｅ the decｌaｒaｔions thａt are －—

　provided ｆor ｉnstaｎtｉating Xiliｎx ｐriｍitivｅ ｃｏｍponenｔｓ、 --librarｙ UＮISIM; －－use UＮISIM.VＣｏmponｅｎtｓ。alｌ; ｅnｔity Ｄchｕ is

　 Port ( CLK : in

?。覶D_LＯGIC;

?。?: ｉn

　STD＿LＯGIＣ;

　Q : out

　STD＿LOGIC;

　CＬEAR : in

　STＤ_LOGＩC;

　Q＿Ｎ : ｏuｔ

　SＴD_LOGIＣ); eｎｄ Dcｈu; ARCＨITECTＵＲE BEH ＯF Ｄcｈu IS

　;ＣＩＧOＬ_ＤTS:1Q LANGIS?

　BEGIN

　)1Q,KLC,RAELC( ＳSＥＣＯＲP?

　NIGＥB?

　IF CLEAR="0’

　 ＴHＥN Ｑ1〈＝’0＇;

　 ELSIF ＣＬK’EVEＮT AND CLK=’1＇ ?;D＝〈1Q ＮEHT?

　ENＤ IF;

　;SSECORP DNE? ? Q〈=Q１;

　 ;1Ｑ tｏn＝〈N＿Ｑ??

　;ＨEB DNE?波形圖: D 觸發器:

　八位移位寄存器:

　八位移位寄存器原理圖:

　 元件例化: ｌibｒary IEＥＥ; ｕse IEEE.ＳTD＿LOGＩC_1164。ALＬ; ｕsｅ ＩEＥＥ.SＴＤ_LOGＩC_ARITH、ALL; use IEEE、STD_ＬOGIC_UNＳIGＮED.AＬL; -－

　Uncoｍment tｈe ｆollowinｇ linｅs to ｕse the declａｒations tｈat are --

　provided for inｓtａntiatｉng Xｉlinｘ ｐrｉmiｔive cｏmｐonｅｎtｓ. －—lｉbｒaｒy UＮISIM; --uｓｅ ＵNISIM.Vponｅｎts。all; ｅnｔity shift_reg_8_coｍ iｓ

　 Pｏｒt ( ａ,ｃlｋ,rst : in

　STD_LOＧIC;

　ｂ: oｕt

?。覶D_LOＧIC); end shift_reg_8_ｃom; ARCHITECTURE BEH OF ｓhift_rｅg_８_ IS

　1ffd tnｅnoｐ?Ｐｏｒt ( d,clk,rst : iｎ

　STD_LOＧＩC;

　 q: out

　STD_LOGIＣ); End ponenｔ; Signal q:STD_LOGIＣ_VECTOＲ(８DOWNTO0); BEGIＮ

?。?0)<=a; d0:dff1 ＰOＲＴ MＡP(q(0),cｌｋ,rst,q(1)); ｄ１:dff1 PＯRT MAP(q(1),clk,rst,q(2)); d2:dff1 PORT MＡP(q(２),clk,ｒst,q(3)); d3:dff１ PORT MAＰ(ｑ(3),cｌk,rｓt,ｑ(4)); ｄ4:dｆf1 PORT MＡP(q(４),ｃｌk,rｓt,q(5)); d5:dff1 POＲT ＭAP(ｑ(５),ｃｌk,rst,q(6)); d6:dff1 PORＴ ＭAP(ｑ(6),ｃlk,rｓt,ｑ(７)); d7:dｆf1 ＰORT MＡＰ(q(7),cｌｋ,ｒｓt,q(8)); b＜=ｑ(4); End sｔr; 生成語句: libraｒｙ ＩEEE; use ＩEEE。ＳTD＿LOGＩC_1164.ALL; uｓｅ IＥEE.STＤ＿LOGＩC_ARITＨ.ＡLL; use IEEＥ.ＳＴD_ＬOGIC_UＮSＩＧNＥD。ALL; －—

　Unmeｎt tｈe following ｌines to ｕse ｔｈｅ dｅcｌａrations that aｒｅ —-

?。餽oviｄｅd ｆor iｎsｔantｉatｉng Xilinx prｉmitｉvｅ cｏｍｐoｎents、 ——libraｒy ＵNISIＭ; ——ｕｓe UNIＳＩＭ。VＣomponentｓ、alｌ;

?。錸ｔitｙ shiｆｔ_rｅｇ_８_coｍ iｓ

　 Ｐoｒt ( a,cｌｋ,rst : iｎ

　STＤ_LOＧIC;

　b: out

?。覶Ｄ＿LOGIC); ｅnd shift_reg_8_ｃｏm; ＡＲCHITEＣTURE ＢEH OF ｓhift_reｇ_８_ IS

　１ffd ｔnenｏpｍoC?Poｒt ( ｄ,ｃlk,ｒｓt : in

　STD＿LOＧIC;

　q: out

　STD＿LOGIC); Ｅnd ｃｏmponent; Siｇnal q:STD_ＬＯＧＩC＿ＶＥCTOR(8DOＷNTO0); BEＧIN

　;a=<)0(ｑ?ｇ1: ＦOＲ I IＮ 0 TO 7 GENEＲATE dx:dff1 ＰORT ＭAＰ(q(i),ｃｌk,ｒst,ｑ(i＋１)); Enｄ generａte ｇ1; b〈=q(4); End stｒ; 實驗結果( 仿真結果) 與分析

　元件例化語句由兩部分組成, 元件說明語句與元件例化語句。首先要設計被上層電路調用得電路塊,即 即 D 觸發器模塊, 八位移位寄存器就就是通過程序調用八個 個 D 觸發器, 每個Ｄ觸發器都相當于一個模塊、生成語句就是將已設計好得Ｄ觸發器得邏輯語句進行復制, 從而生成一組結構上完全相同得設計單元得電路結構。從上面得兩個程序可以瞧出, 當所需要得組件比較少時, 兩種語句得大小差不多, 但當所需要得組件比較多時, 生成語句得執行效率明顯得要變高, 而且程序所占內存明顯減少。

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